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May 31, 2023

シリコンをベースとした効率的なMIRクロストーク低減

Scientific Reports volume 13、記事番号: 7233 (2023) この記事を引用 492 アクセス メトリクスの詳細 隣接するフォトニックコンポーネント間のクロストーク (CT) の削減は依然として大きな課題です

Scientific Reports volume 13、記事番号: 7233 (2023) この記事を引用

492 アクセス

メトリクスの詳細

隣接するフォトニックコンポーネント間のクロストーク (CT) を低減することは、高実装密度のフォトニック集積回路 (PIC) を製造する上で依然として大きな課題です。 その目標を達成するための技術は近年ほとんど提供されていませんが、すべて近赤外領域で提供されています。 この論文では、私たちの知る限り初めて、MIR領域で高効率のCT削減を実現するための設計を報告します。 報告された構造は、均一な Ge/Si ストリップ アレイを備えたシリコン オン カルシウム フッ化物 (SOCF) プラットフォームに基づいています。 Ge ストリップを使用すると、MIR 領域の広い帯域幅にわたって、従来の Si ベースのデバイスよりも優れた CT 低減と長い結合長 (Lc) が示されます。 2 つの隣接する Si 導波路間に異なる寸法の異なる数の Ge および Si ストリップを追加した場合の Lc 上、ひいては CT 上の効果を、完全ベクトル有限要素法と 3D 有限差分時間領域法の両方を使用して解析します。 Ge および Si ストリップを使用すると、ストリップのない Si 導波路と比較して、それぞれ 4 桁および 6.5 倍の Lc の増加が得られます。 その結果、Ge および Si ストリップについては、それぞれ -35 dB および -10 dB のクロストーク抑制が示されています。 提案された構造は、MIR通信集積回路、分光計、センサーにとって重要なスイッチ、変調器、スプリッター、波長分割(デ)マルチプレクサーなど、MIR領域における高実装密度のナノフォトニックデバイスにとって有益です。

過去数十年にわたるナノフォトニクス技術の急速な発展に伴い、相補型金属酸化膜半導体 (CMOS) 技術との互換性により、シリコンフォトニクスは多くの関心を集めてきました1。 MIR 波長領域 (2 ～ 10 μm の範囲) は、さまざまな実用的な用途を提供します。 その結果、科学と産業にとって注目の研究テーマとなっています。 「分子指紋」スペクトルとも呼ばれる MIR スペクトル範囲には、ほとんどの分子の重要な回転、振動、吸収ピークが含まれており、そのスペクトル強度は近赤外領域に対応するスペクトルの数千倍です2。 したがって、MIR 体制は、生物学的および化学的センシング 3、ガスの検出 4、医療診断、熱画像 5、環境汚染モニタリング 2、ヘルスケア、産業プロセス制御 6,7 など、さまざまなアプリケーションを制御します。 MIR 領域のこれらの優れた特徴は、研究者を魅了し、結合器 8、導波路 5、光検出器 9、リング共振器 10、変調器 11、センサー 4 などのシリコンフォトニクス部品/デバイスを設計します。 MIR フォトニクスでは、ゲルマニウムはいくつかの理由から最も重要な材料の 1 つと考えられています 12。 これに関連して、Ge は最大 16.7 µm までの広い透明度範囲 13、高い自由キャリア密度 14、および大きな屈折率 (n = 4)15 を備えています。 したがって、フッ化カルシウム (CaF2) などの低屈折率材料と組み合わせると、高い屈折率コントラストが得られます。 2012 年に、最初の MIR ゲルマニウム・オン・シリコン (Ge-on-Si) 導波路が明らかにされ 16、その後、低損失 (1 dB/cm 未満) の導波路が導入されました 17。 また、Ge-on-CaF2 は光導波路の効率的なプラットフォームとして利用されています18。

シリコン/ゲルマニウムオンインシュレータ（S/GOI）プラットフォームでは、コア（Si、Geなど）とそのクラッドまたは基板（たとえば、 、SiO2、空気）。 SOI プラットフォームにより、PIC で使用されるいくつかの超小型で高性能のフォトニック コンポーネントの構築が可能になります19。 しかし、PIC の実装密度は依然として低く、大規模で低コストの多層ハイブリッド集積回路の開発において大きな障害となっています。

最近、PIC の高密度統合を改善するための新しいアプローチが報告されています。 この点において、プラズモニック導波路20、金属誘電体ハイブリッド構造21、およびメタマテリアルベースの構造を使用して、デバイスの設置面積を縮小することができる22。 PIC の設計では、導波路が互いに与える影響を考慮する必要があります。 これは、隣接する導波路間のモードの重なりが原因であり、その結果、導波路間に何らかの結合と CT が発生します。 ただし、光モードが強く制限されている場合、導波路間の重なりと CT は弱く、重要ではありません。 その結果、CT は光導波路とデバイスの実装密度の重要な要素であると考えられます。 したがって、ナノフォトニッククローキング23や導波路超格子24など、さまざまなクロストーク低減技術が近年開発されています。 結果は、CT 削減方法の大部分が通信波長 1.3 μm および 1.55 μm で得られたことを示しています。 また、PIC の導波光を制御するために、サブ波長のシリコン ストリップと回折格子が光導波路に導入されています 25、26。 その結果、近年、小型の結合導波路デバイスが出現した27。 Khavasi et al.25 は、2 つの隣接する導波路の間に 2 つのサブ波長ストリップを追加し、そこで全誘電体メタマテリアルが高度に閉じ込められたモードを生成しました。 したがって、ストリップのない場合と比較して、Lc の顕著な増加が引き起こされます 25。 ストリップがない場合と比較して、2 つの隣接する導波路の間に 3 つのシリコン ストリップを追加することにより、Lc は最大 2 桁まで広がります。 ユウら。 は、同じ波長とサイズの導波路で数値結果を達成しました28。 さらに、ヤンら。 は、2 つの導波路間に 3 つの不均一な Si ストリップを導入することにより、Lc を 28 で得られた値よりも 3 桁大きく改善しました 29。 前述の研究はすべて、標準 SOI 導波路間のシリコン ストリップまたはグレーティングの導入に基づいて、NIR 領域、つまり λ = 1.55 μm で機能したことは注目に値します。